5月25日，在国际电路与系统研讨会（ISCAS）的聚光灯下，华为公司董事、半导体业务部总裁何庭波抛出了一个希腊字母——τ（tau）。

　　在电路理论中，τ代表“时间常数”，即信号从一种状态切换到另一种状态所需的时间。但在这一天，它被赋予了更宏大的叙事意义：一个由中国企业命名的技术演进方向——“韬(τ)定律”。

　　“韬定律”提出以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

　　这不仅是技术路线的切换，更是在物理极限与地缘政治双重挤压下，中国半导体产业一次关于“生存与进化”的深度突围。

　　过去半个多世纪，被誉为“硅谷的节拍器”的摩尔定律始终影响着全球半导体产业的规划和发展。它的逻辑简单而残酷：当价格不变时，集成电路上可容纳的晶体管数目每隔18-24个月增加一倍，性能也将提升一倍。业内曾形象地比喻，这就像在头发丝里盖房子，塞进的东西越多，算力就越强。

　　但这条路正逼近物理和经济的双重极限。

　　何庭波在署名论文《多层电子系统的时间缩微理论》中提到，在半导体产业大部分历史中，只有一件事要做：把晶体管做得更小。但在7纳米之后，纯尺寸缩微的回报已经趋于平缓。掩模成本、EUV光刻机折旧和设计规则复杂性已将2纳米节点的前沿芯片设计预算推至超过10亿美元。

　　“韬定律”的核心本质在于不再依赖几何尺寸的缩小，而是通过在器件、电路、芯片、系统等各个层面，压缩有效常数τ来实现。

　　中信证券科技产业联席首席分析师徐涛认为，半导体器件的微缩缩短了信号传输的路径，本质上是时间的缩减，所以根本的目标是缩短系统的时间。“韬定律”背后是华为总结出的一套方法论，转换思维范式，用系统性的思维解决问题。

　　何庭波的论文中，提到芯片在速度性能方面取得的相当一部分收益，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的，且该方向可持续。这种方式让芯片信号的传输距离急剧缩短。

　　华为预计，到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。今年秋季，首款完整采用逻辑折叠技术的麒麟芯片将面世。

　　那么，“韬定律”对半导体产业的发展究竟会带来怎样的影响呢？

　　半导体工艺是制造芯片的过程，需要经过前端工艺和后端工艺两个阶段。前端工艺是指从硅片开始，逐步完成各种复杂结构和器件的制造过程，包括晶圆制备、界面处理、光刻和电子束曝光、腐蚀、离子注入、扩散和沉积等步骤，中间的关键环节推进离不开先进EUV光刻机，这也是我国芯片领域被“卡脖子”的关键。

　　后端工艺是指在前端工艺完成后，将在晶圆上制造的导体、绝缘体、金属等元件、器件和电路连接成为芯片，包括上金属层、电路图形绘制、金属刻蚀、焊接和封装等步骤。

　　过去6年，华为基于韬定律设计并量产了381款芯片。何庭波给出的实测数据显示，在没有采用新光刻工艺的前提下，2026款麒麟芯片的晶体管密度单代涨幅达到55%，核心能效提升41%。

　　然而，前路依然荆棘密布。何庭波在论文中列出了一系列尚未解决的技术难题：现有的EDA工具链无法适配多层堆叠设计、晶圆间的工艺偏差、能耗控制以及全新的性能评测标准。

　　“未来10年要做的事已经明确。仍有大量问题尚未解决，没有任何一家企业能够独自应对。”何庭波在论文结尾写道，“这篇论文既是一份来自实践一线的报告，也是一封邀请函。”

　　中青报·中青网记者 张均斌 来源：中国青年报

　　2026年05月27日 02版